n位寄存器组成的环形移位寄存器可以构成（ ）位计数器。

n位寄存器组成的环形移位寄存器可以构成（ ）位计数器。

A 、n

B 、

C 、

D 、无法确定

参考答案:

【正确答案：A】

一个触发器只能存放一位二进制信息，所以n位寄存器实际上就是受同一时钟脉冲控制的n个触发器。当需要寄存n位 二进制信息时，就需要n个触发器组成，,可构成n位计数器。

6个触发器连成的异步二进制计数器，最高位触发器输出信号频率F0和触发时钟脉冲信号FCP的关系为（）

一、锁存器 锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态 锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。 锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过一个缓冲器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。锁存器也称为透明锁存器，指的是不锁存时输出对于输入是透明的。 锁存器（latch）：我听过的最多的就是它是电平触发的，呵呵。锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，当锁存器处于使能状态时，输出才会随着数据输入发生变化。（简单地说，它有两个输入，分别是一个有效信号EN,一个输入数据信号DATA_IN，它有一个输出Q，它的功能就是在EN有效的时候把DATA_IN的值传给Q，也就是锁存的过程）。 应用场合：数据有效迟后于时钟信号有效。这意味着时钟信号先到，数据信号后到。在某些运算器电路中有时采用锁存器作为数据暂存器。 缺点：时序分析较困难。 不要锁存器的原因有二：

1、锁存器容易产生毛刺，2、锁存器在ASIC设计中应该说比ff要简单，但是在FPGA的资源中，大部分器件没有锁存器这个东西，所以需要用一个逻辑门和ff来组成锁存器，这样就浪费了资源。 优点：面积小。锁存器比FF快，所以用在地址锁存是很合适的，不过一定要保证所有的latch信号源的质量，锁存器在CPU设计中很常见，正是由于它的应用使得CPU的速度比外部IO部件逻辑快许多。latch完成同一个功能所需要的门较触发器要少，所以在asic中用的较多。 二、触发器 触发器（Flip-Flop，简写为 FF），也叫双稳态门，又称双稳态触发器。是一种可以在两种状态下运行的数字逻辑电路。触发器一直保持它们的状态，直到它们收到输入脉冲，又称为触发。当收到输入脉冲时，触发器输出就会根据规则改变状态，然后保持这种状态直到收到另一个触发。 触发器（flip-flops）电路相互关联，从而为使用内存芯片和微处理器的数字集成电路（IC）形成逻辑门。它们可用来存储一比特的数据。该数据可表示音序器的状态、计数器的价值、在计算机内存的ASCII字符或任何其他的信息。 有几种不同类型的触发器（flip-flops）电路具有指示器，如T（切换）、S-R（设置/重置）J-K（也可能称为Jack Kilby）和D（延迟）。典型的触发器包括零个、一个或两个输入信号，以及时钟信号和输出信号。一些触发器还包括一个重置当前输出的明确输入信号。第一个电子触发器是在1919年由W.H.Eccles和F.W.Jordan发明的。 触发器(flip-flop)---对脉冲边沿敏感，其状态只在时钟脉冲的上升沿或下降沿的瞬间改变。 T触发器(Toggle Flip-Flop，or Trigger Flip-Flop)设有一个输入和输出，当时钟频率由0转为1时，如果T和Q不相同时其输出值会是1。输入端T为1的时候，输出端的状态Q发生反转；输入端T为0的时候，输出端的状态Q保持不变。把JK触发器的J和K输入点连接在一起，即构成一个T触发器。 应用场合：时钟有效迟后于数据有效。这意味着数据信号先建立，时钟信号后建立。在CP上升沿时刻打入到寄存器。 三、寄存器 寄存器（register）：用来存放数据的一些小型存储区域，用来暂时存放参与运算的数据和运算结果，它被广泛的用于各类数字系统和计算机中。其实寄存器就是一种常用的时序逻辑电路，但这种时序逻辑电路只包含存储电路。寄存器的存储电路是由锁存器或触发器构成的，因为一个锁存器或触发器能存储1位二进制数，所以由N个锁存器或触发器可以构成N位寄存器。 工程中的寄存器一般按计算机中字节的位数设计，所以一般有8位寄存器、16位寄存器等。 对寄存器中的触发器只要求它们具有置1、置0的功能即可，因而无论是用同步RS结构触发器，还是用主从结构或边沿触发结构的触发器，都可以组成寄存器。一般由D触发器组成，有公共输入/输出使能控制端和时钟，一般把使能控制端作为寄存器电路的选择信号，把时钟控制端作为数据输入控制信号。 寄存器的应用 1. 可以完成数据的并串、串并转换； 2.可以用做显示数据锁存器：许多设备需要显示计数器的记数值，以8421BCD码记数，以七段显示器显示，如果记数速度较高，人眼则无法辨认迅速变化的显示字符。在计数器和译码器之间加入一个锁存器，控制数据的显示时间是常用的方法。 3.用作缓冲器； 4. 组成计数器：移位寄存器可以组成移位型计数器，如环形或扭环形计数器。 四、移位寄存器 移位寄存器：具有移位功能的寄存器称为移位寄存器。 寄存器只有寄存数据或代码的功能。有时为了处理数据， ...展开一、锁存器 锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态 锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。 锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过一个缓冲器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。锁存器也称为透明锁存器，指的是不锁存时输出对于输入是透明的。 锁存器（latch）：我听过的最多的就是它是电平触发的，呵呵。锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，当锁存器处于使能状态时，输出才会随着数据输入发生变化。（简单地说，它有两个输入，分别是一个有效信号EN,一个输入数据信号DATA_IN，它有一个输出Q，它的功能就是在EN有效的时候把DATA_IN的值传给Q，也就是锁存的过程）。 应用场合：数据有效迟后于时钟信号有效。这意味着时钟信号先到，数据信号后到。在某些运算器电路中有时采用锁存器作为数据暂存器。 缺点：时序分析较困难。 不要锁存器的原因有二：

1、锁存器容易产生毛刺，2、锁存器在ASIC设计中应该说比ff要简单，但是在FPGA的资源中，大部分器件没有锁存器这个东西，所以需要用一个逻辑门和ff来组成锁存器，这样就浪费了资源。 优点：面积小。锁存器比FF快，所以用在地址锁存是很合适的，不过一定要保证所有的latch信号源的质量，锁存器在CPU设计中很常见，正是由于它的应用使得CPU的速度比外部IO部件逻辑快许多。latch完成同一个功能所需要的门较触发器要少，所以在asic中用的较多。 二、触发器 触发器（Flip-Flop，简写为 FF），也叫双稳态门，又称双稳态触发器。是一种可以在两种状态下运行的数字逻辑电路。触发器一直保持它们的状态，直到它们收到输入脉冲，又称为触发。当收到输入脉冲时，触发器输出就会根据规则改变状态，然后保持这种状态直到收到另一个触发。 触发器（flip-flops）电路相互关联，从而为使用内存芯片和微处理器的数字集成电路（IC）形成逻辑门。它们可用来存储一比特的数据。该数据可表示音序器的状态、计数器的价值、在计算机内存的ASCII字符或任何其他的信息。 有几种不同类型的触发器（flip-flops）电路具有指示器，如T（切换）、S-R（设置/重置）J-K（也可能称为Jack Kilby）和D（延迟）。典型的触发器包括零个、一个或两个输入信号，以及时钟信号和输出信号。一些触发器还包括一个重置当前输出的明确输入信号。第一个电子触发器是在1919年由W.H.Eccles和F.W.Jordan发明的。 触发器(flip-flop)---对脉冲边沿敏感，其状态只在时钟脉冲的上升沿或下降沿的瞬间改变。 T触发器(Toggle Flip-Flop，or Trigger Flip-Flop)设有一个输入和输出，当时钟频率由0转为1时，如果T和Q不相同时其输出值会是1。输入端T为1的时候，输出端的状态Q发生反转；输入端T为0的时候，输出端的状态Q保持不变。把JK触发器的J和K输入点连接在一起，即构成一个T触发器。 应用场合：时钟有效迟后于数据有效。这意味着数据信号先建立，时钟信号后建立。在CP上升沿时刻打入到寄存器。 三、寄存器 寄存器（register）：用来存放数据的一些小型存储区域，用来暂时存放参与运算的数据和运算结果，它被广泛的用于各类数字系统和计算机中。其实寄存器就是一种常用的时序逻辑电路，但这种时序逻辑电路只包含存储电路。寄存器的存储电路是由锁存器或触发器构成的，因为一个锁存器或触发器能存储1位二进制数，所以由N个锁存器或触发器可以构成N位寄存器。 工程中的寄存器一般按计算机中字节的位数设计，所以一般有8位寄存器、16位寄存器等。 对寄存器中的触发器只要求它们具有置1、置0的功能即可，因而无论是用同步RS结构触发器，还是用主从结构或边沿触发结构的触发器，都可以组成寄存器。一般由D触发器组成，有公共输入/输出使能控制端和时钟，一般把使能控制端作为寄存器电路的选择信号，把时钟控制端作为数据输入控制信号。 寄存器的应用 1. 可以完成数据的并串、串并转换； 2.可以用做显示数据锁存器：许多设备需要显示计数器的记数值，以8421BCD码记数，以七段显示器显示，如果记数速度较高，人眼则无法辨认迅速变化的显示字符。在计数器和译码器之间加入一个锁存器，控制数据的显示时间是常用的方法。 3.用作缓冲器； 4. 组成计数器：移位寄存器可以组成移位型计数器，如环形或扭环形计数器。 四、移位寄存器 移位寄存器：具有移位功能的寄存器称为移位寄存器。 寄存器只有寄存数据或代码的功能。有时为了处理数据，需要将寄存器中的各位数据在移位控制信号作用下，依次向高位或向低位移动1位。移位寄存器按数码移动方向分类有左移，右移，可控制双向（可逆）移位寄存器；按数据输入端、输出方式分类有串行和并行之分。除了D边沿触发器构成移位寄存器外，还可以用诸如JK等触发器构成移位寄存器。

计数器有几种?

3)按计数增减分:加法计数器,减法计数器,加/减法计数器.

7.3.1 异步计数器

一,异步二进制计数器

1,异步二进制加法计数器

分析图7.3.1 由JK触发器组成的4位异步二进制加法计数器.

分析方法:由逻辑图到波形图(所有JK触发器均构成为T/ 触发器的形式,且后一级触发器的时钟脉冲是前一级触发器的输出Q),再由波形图到状态表,进而分析出其逻辑功能.

2,异步二进制减法计数器

减法运算规则:0000-1时,可视为(1)0000-1=11111111-1=1110,其余类推.

注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采用同步清零方式.

(2)CT74LS161的逻辑功能

①=0时异步清零.C0=0

②=1,=0时同步并行置数.

③==1且CPT=CPP=1时,按照4位自然二进制码进行同步二进制计数.

④==1且CPT·CPP=0时,计数器状态保持不变.

4,反馈置数法获得N进制计数器

方法如下:

·写出状态SN-1的二进制代码.

·求归零逻辑,即求置数控制端的逻辑表达式.

·画连线图.

(集成计数器中,清零,置数均采用同步方式的有74LS163均采用异步方式的有74LS193,74LS197,74LS192清零采用异步方式,置数采用同步方式的有74LS161,74LS160有的只具有异步清零功能,如CC4520,74LS190,74LS19174LS90则具有异步清零和异步置9功能.等等)

试用CT74LS161构成模小于16的N进制计数器

5,同步二进制加/减计数器

二,同步十进制加法计数器

8421BCD码同步十进制加法计数器电路分析

三,集成同计数器

1,集成十进制同步加法计数器CT74LS160

(1)CT74LS160的引脚排列和逻辑功能示意图

图7.3.3 CT74LS160的引脚排列图和逻辑功能示意图

(2)CT74LS160的逻辑功能

①=0时异步清零.C0=0

②=1,=0时同步并行置数.

③==1且CPT=CPP=1时,按照BCD码进行同步十进制计数.

④==1且CPT·CPP=0时,计数器状态保持不变.

2.集成十进制同步加/减计数器CT74LS190

其逻辑功能示意图如教材图7.3.15所示.功能如教材表7.3.10所示.

集成计数器小结:

集成十进制同步加法计数器74160,74162的引脚排列图,逻辑功能示意图与74161,74163相同,不同的是,74160和74162是十进制同步加法计数器,而74161和74163是4位二进制(16进制)同步加法计数器.另外74160和74162的区别是,74160采用的是异步清零方式,而74162采用的是同步清零方式.

74190是单时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74191相同.74192是双时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74193相同.

7.3.3 利用计数器的级联获得大容量N进制计数器

计数器的级联是将多个计数器串接起来,以获得计数容量更大的N进制计数器.

1,异步计数器一般没有专门的进位信号输出端,通常可以用本级的高位输出信号驱动下一级计数器计数,即采用串行进位方式来扩展容量.

举例:74LS290

(1)100进制计数器

(2)64进制计数器

2,同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下一级计数器计数.同步计数器级联的方式有两种,一种级间采用串行进位方式,即异步方式,这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲,异步方式的速度较慢.另一种级间采用并行进位方式,即同步方式,这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲,而低位计数器的进位输出送高位计数器的计数控制端.

举例:74161

(1)60进制

(2)12位二进制计数器(慢速计数方式)

12位二进制计数器(快速计数方式)

7.4 寄存器和移位寄存器

寄存器是由具有存储功能的触发器组合起来构成的.一个触发器可以存储1位二进制代码,存放n位二进制代码的寄存器,需用n个触发器来构成.

按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两大类.基本寄存器只能并行送入数据,需要时也只能并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据既可以并行输入,并行输出,也可以串行输入,串行输出,还可以并行输入,串行输出,串行输入,并行输出,十分灵活,用途也很广.

7.4.1 基本寄存器

概念:在数字电路中,用来存放二进制数据或代码的电路称为寄存器.

1,单拍工作方式基本寄存器

无论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并行数据输入端的数据D0～D3,就立即被送入进寄存器中,即有:

2.双拍工作方式基本寄存器

(1)清零.CR=0,异步清零.即有:

(2)送数.CR=1时,CP上升沿送数.即有:

(3)保持.在CR=1,CP上升沿以外时间,寄存器内容将保持不变.

7.4.2 移位寄存器

1.单向移位寄存器

四位右移寄存器:

时钟方程:

驱动方程:

状态方程:

右移位寄存器的状态表:

输入

现态

次态

说明

Di CP

1 ↑

1 ↑

1 ↑

1 ↑

0 0 0 0

1 0 0 0

1 1 0 0

1 1 1 0

1 0 0 0

1 1 0 0

1 1 1 0

1 1 1 1

连续输入4个1

单向移位寄存器具有以下主要特点:

单向移位寄存器中的数码,在CP脉冲操作下,可以依次右移或左移.

n位单向移位寄存器可以寄存n位二进制代码.n个CP脉冲即可完成串行输入工作,此后可从Q0～Qn-1端获得并行的n位二进制数码,再用n个CP脉冲又可实现串行输出操作.

若串行输入端状态为0,则n个CP脉冲后,寄存器便被清零.

2.双向移位寄存器

M=0时右移 M=1时左移

3.集成双向移位寄存器74LS194

CT74LS194的引脚排列图和逻辑功能示意图:

CT74LS194的功能表:

工作状态

0 × × ×

1 0 0 ×

1 0 1 ↑

1 1 0 ↑

1 1 1 ×

异步清零

保 持

右 移

左 移

并行输入

7.4.3 移位寄存器的应用

一,环形计数器

1,环形计数器是将单向移位寄存器的串行输入端和串行输出端相连, 构成一个闭合的环.

结构特点:,即将FFn-1的输出Qn-1接到FF0的输入端D0.

工作原理:根据起始状态设置的不同,在输入计数脉冲CP的作用下,环形计数器的有效状态可以循环移位一个1,也可以循环移位一个0.即当连续输入CP脉冲时,环形计数器中各个触发器的Q端或端,将轮流地出现矩形脉冲.

实现环形计数器时,必须设置适当的初态,且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为"1"或"0"),这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,即N=n

2,能自启动的4位环形计数器

状态图:

由74LS194构成的能自启动的4位环形计数器

时序图

二,扭环形计数器

1,扭环形计数器是将单向移位寄存器的串行输入端和串行反相输出端相连,构成一个闭合的环.

实现扭环形计数器时,不必设置初态.扭环形计数器的进制数

N与移位寄存器内的触发器个数n满足N=2n的关系

结构特点为:,即将FFn-1的输出接到FF0的输入端D0.

状态图:

2,能自启动的4位扭环形计数器

7.4.4 顺序脉冲发生器

在数字电路中,能按一定时间,一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器.

顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,一般由计数器(包括移位寄存器型计数器)和译码器组成.作为时间基准的计数脉冲由计数器的输入端送入,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按一定时间,一定顺序轮流为1,或者轮流为0.前面介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发生器.

一,计数器型顺序脉冲发生器

计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成.

举例:用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器.

二,移位型顺序脉冲发生器

◎移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成.其中环形计数器的输出就是顺序脉冲,故可不加译码电路就可直接作为顺序脉冲发生器.

◎时序图:

◎由CT74LS194构成的顺序脉冲发生器

见教材P233的图7.4.6和图7.4.7

7.5 同步时序电路的设计(略)

7.6 数字系统一般故障的检查和排除(略)

本章小结

计数器是一种应用十分广泛的时序电路,除用于计数,分频外,还广泛用于数字测量,运算和控制,从小型数字仪表,到大型数字电子计算机,几乎无所不在,是任何现代数字系统中不可缺少的组成部分.

计数器可利用触发器和门电路构成.但在实际工作中,主要是利用集成计数器来构成.在用集成计数器构成N进制计数器时,需要利用清零端或置数控制端,让电路跳过某些状态来获得N进制计数器.

寄存器是用来存放二进制数据或代码的电路,是一种基本时序电路.任何现代数字系统都必须把需要处理的数据和代码先寄存起来,以便随时取用.

寄存器分为基本寄存器和移位寄存器两大类.基本寄存器的数据只能并行输入,并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据可以并行输入,并行输出,串行输入,串行输出,并行输入,串行输出,串行输入,并行输出.

寄存器的应用很广,特别是移位寄存器,不仅可将串行数码转换成并行数码,或将并行数码转换成串行数码,还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路.

在数控装置和数字计算机中,往往需要机器按照人们事先规定的顺序进行运算或操作,这就要求机器的控制部分不仅能正确地发出各种控制信号,而且要求这些控制信号在时间上有一定的先后顺序.通常采取的方法是,用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲,以控制系统各部分协调地工作.

顺序脉冲发生器分计数型和移位型两类.计数型顺序脉冲发生器状态利用率高,但由于每次CP信号到来时,可能有两个或两个以上的触发器翻转,因此会产生竞争冒险,需要采取措施消除.移位型顺序脉冲发生器没有竞争冒险问题,但状态利用率低.

由JK触发器组成的4位异步二进制减法计数器的工作情况分析略.

二,异步十进制加法计数器

由JK触发器组成的异步十进制加法计数器的由来:在4位异步二进制加法计数器的基础上经过适当修改获得.

有效状态:0000——1001十个状态无效状态:1010～1111六个状态.

三,集成异步计数器CT74LS290

为了达到多功能的目的,中规模异步计数器往往采用组合式的结构,即由两个独立的计数来构成整个的计数器芯片.如:

74LS90(290):由模2和模5的计数器组成

74LS92 :由模2和模6的计数器组成

74LS93 :由模2和模8的计数器组成.

1.CT74LS290的情况如下.

(1)电路结构框图和逻辑功能示意图

(2)逻辑功能

如下表7.3.1所示.

注:5421码十进制计数时,从高位到低位的输出为.

2,利用反馈归零法获得N(任意正整数)进制计数器

方法如下:

(1)写出状态SN的二进制代码.

(2)求归零逻辑(写出反馈归零函数),即求异步清零端(或置数控制端)信号的逻辑表达式.

(3)画连线图.

举例:试用CT74LS290构成模小于十的N进制计数器.

CT74LS290则具有异步清零和异步置9功能.讲解教材P215的[例7.3.1].

注:CT74LS90的功能与CT74LS290基本相同.

7.3.2 同步计数器

一,同步二进制计数器

1.同步二进制加法计数器

2,同步二进制减法计数器

3,集成同步二进制计数器CT74LS161

(1)CT74LS161的引脚排列和逻辑功能示意图

注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采用同步清零方式.

(2)CT74LS161的逻辑功能

①=0时异步清零.C0=0

②=1,=0时同步并行置数.

③==1且CPT=CPP=1时,按照4位自然二进制码进行同步二进制计数.

④==1且CPT·CPP=0时,计数器状态保持不变.

4,反馈置数法获得N进制计数器

方法如下:

·写出状态SN-1的二进制代码.

·求归零逻辑,即求置数控制端的逻辑表达式.

·画连线图.

(集成计数器中,清零,置数均采用同步方式的有74LS163均采用异步方式的有74LS193,74LS197,74LS192清零采用异步方式,置数采用同步方式的有74LS161,74LS160有的只具有异步清零功能,如CC4520,74LS190,74LS19174LS90则具有异步清零和异步置9功能.等等)

试用CT74LS161构成模小于16的N进制计数器

5,同步二进制加/减计数器

二,同步十进制加法计数器

8421BCD码同步十进制加法计数器电路分析

三,集成同计数器

1,集成十进制同步加法计数器CT74LS160

(1)CT74LS160的引脚排列和逻辑功能示意图

图7.3.3 CT74LS160的引脚排列图和逻辑功能示意图

(2)CT74LS160的逻辑功能

①=0时异步清零.C0=0

②=1,=0时同步并行置数.

③==1且CPT=CPP=1时,按照BCD码进行同步十进制计数.

④==1且CPT·CPP=0时,计数器状态保持不变.

2.集成十进制同步加/减计数器CT74LS190

其逻辑功能示意图如教材图7.3.15所示.功能如教材表7.3.10所示.

集成计数器小结:

集成十进制同步加法计数器74160,74162的引脚排列图,逻辑功能示意图与74161,74163相同,不同的是,74160和74162是十进制同步加法计数器,而74161和74163是4位二进制(16进制)同步加法计数器.另外74160和74162的区别是,74160采用的是异步清零方式,而74162采用的是同步清零方式.

74190是单时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74191相同.74192是双时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74193相同.

7.3.3 利用计数器的级联获得大容量N进制计数器

计数器的级联是将多个计数器串接起来,以获得计数容量更大的N进制计数器.

1,异步计数器一般没有专门的进位信号输出端,通常可以用本级的高位输出信号驱动下一级计数器计数,即采用串行进位方式来扩展容量.

举例:74LS290

(1)100进制计数器

(2)64进制计数器

2,同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下一级计数器计数.同步计数器级联的方式有两种,一种级间采用串行进位方式,即异步方式,这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲,异步方式的速度较慢.另一种级间采用并行进位方式,即同步方式,这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲,而低位计数器的进位输出送高位计数器的计数控制端.

举例:74161

(1)60进制

(2)12位二进制计数器(慢速计数方式)

12位二进制计数器(快速计数方式)

7.4 寄存器和移位寄存器

寄存器是由具有存储功能的触发器组合起来构成的.一个触发器可以存储1位二进制代码,存放n位二进制代码的寄存器,需用n个触发器来构成.

按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两大类.基本寄存器只能并行送入数据,需要时也只能并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据既可以并行输入,并行输出,也可以串行输入,串行输出,还可以并行输入,串行输出,串行输入,并行输出,十分灵活,用途也很广.

7.4.1 基本寄存器

概念:在数字电路中,用来存放二进制数据或代码的电路称为寄存器.

1,单拍工作方式基本寄存器

无论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并行数据输入端的数据D0～D3,就立即被送入进寄存器中,即有:

2.双拍工作方式基本寄存器

(1)清零.CR=0,异步清零.即有:

(2)送数.CR=1时,CP上升沿送数.即有:

(3)保持.在CR=1,CP上升沿以外时间,寄存器内容将保持不变.

7.4.2 移位寄存器

1.单向移位寄存器

四位右移寄存器:

时钟方程:

驱动方程:

状态方程:

右移位寄存器的状态表:

输入

现态

次态

说明

Di CP

1 ↑

1 ↑

1 ↑

1 ↑

0 0 0 0

1 0 0 0

1 1 0 0

1 1 1 0

1 0 0 0

1 1 0 0

1 1 1 0

1 1 1 1

连续输入4个1

单向移位寄存器具有以下主要特点:

单向移位寄存器中的数码,在CP脉冲操作下,可以依次右移或左移.

n位单向移位寄存器可以寄存n位二进制代码.n个CP脉冲即可完成串行输入工作,此后可从Q0～Qn-1端获得并行的n位二进制数码,再用n个CP脉冲又可实现串行输出操作.

若串行输入端状态为0,则n个CP脉冲后,寄存器便被清零.

2.双向移位寄存器

M=0时右移 M=1时左移

3.集成双向移位寄存器74LS194

CT74LS194的引脚排列图和逻辑功能示意图:

CT74LS194的功能表:

工作状态

0 × × ×

1 0 0 ×

1 0 1 ↑

1 1 0 ↑

1 1 1 ×

异步清零

保 持

右 移

左 移

并行输入

7.4.3 移位寄存器的应用

一,环形计数器

1,环形计数器是将单向移位寄存器的串行输入端和串行输出端相连, 构成一个闭合的环.

结构特点:,即将FFn-1的输出Qn-1接到FF0的输入端D0.

工作原理:根据起始状态设置的不同,在输入计数脉冲CP的作用下,环形计数器的有效状态可以循环移位一个1,也可以循环移位一个0.即当连续输入CP脉冲时,环形计数器中各个触发器的Q端或端,将轮流地出现矩形脉冲.

实现环形计数器时,必须设置适当的初态,且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为"1"或"0"),这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,即N=n

2,能自启动的4位环形计数器

状态图:

由74LS194构成的能自启动的4位环形计数器

时序图

二,扭环形计数器

1,扭环形计数器是将单向移位寄存器的串行输入端和串行反相输出端相连,构成一个闭合的环.

实现扭环形计数器时,不必设置初态.扭环形计数器的进制数

N与移位寄存器内的触发器个数n满足N=2n的关系

结构特点为:,即将FFn-1的输出接到FF0的输入端D0.

状态图:

2,能自启动的4位扭环形计数器

7.4.4 顺序脉冲发生器

在数字电路中,能按一定时间,一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器.

顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,一般由计数器(包括移位寄存器型计数器)和译码器组成.作为时间基准的计数脉冲由计数器的输入端送入,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按一定时间,一定顺序轮流为1,或者轮流为0.前面介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发生器.