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关于芯片设计的问题

发表时间：2024-07-25 11:47:56 来源：网友投稿

呵呵芯片设计的话，一般都是采用HDL（硬件描述语言）。veriloghDL或者是VHDL。verilogHDL的话比较接近c语言。一般来说用HDL语言描述完了电路以后，你就需要用modelsim或者是cadence的ise来做电路的仿真，来确认你写出来的电路能正常的工作。当然这里的测试向量也是采用HDL语言来写的。

等你确认自己的电路没有问题了，你就需要做综合了，这个一般用cadence或者是synpsys的综合工具。这个地方的主要作用就是将你写的电路变成logic门，因为实际上我们芯片内部是一个个logic门来接来实现各种各样功能的。

在你做综合的时候，因为电路变成了loigc门，这些logic门之间就需要互相的连接起来，然后放到一个硅片上去，这个地方的话，你也可以用cadence或者是sysnpsys的布局布线的工具，来生成网表和各个logic门的时延信息。

这个网表和时延信息的话，就可以送给做验证的人，让他们做时序仿真，还是用modelsim和ise。如果时序仿真没有问题的话，你就可以考虑投片了，后面就是工厂的工作了。

简单介绍一下，有问题可以继续问我。

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