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噪声容限计算公式

发表时间：2024-07-27 23:19:33 来源：网友投稿

一条数字电路中的电压也许被设计在0.0和1.2v之间变化，任何在0.5v以下的电压被认为是逻辑‘0’，而任何在0.7v之上的电压被认为是逻辑1。然后0的噪声容限是电压值在0.5v以下的信号，并且‘1’的噪声容限是电压值在0.7v以上的信号。通俗点讲就是，整个电路所容许的噪声极限。

TTL 电路额定高电平和低电平分别是2.4v和0.4v，最小可识别电平（即临界可识别电平）是2v和0.8v。即系统本身高电平识别是2.4v，但若一个信号受噪声叠加后呈现是2v的电压，此时也可识别为高电平；低电平额定识别是0.4v，若一个信号受噪声叠加后呈现0.8v的电压时，也可以识别出是低电平。TTL的高低电平的噪声容限都是0.4v，这说明叠加在信号电平上的容许的噪声摆幅/抖动在小于0.4v时，是对逻辑的正确识别没有影响的，噪声容限就是容许的叠加在信号电平上的噪声幅值裕度，在噪声容限之内的噪声信号是可以容许的，不影响正确识别。噪声容限是 0.4v，就是说可以容许信号电平上有叠加上小于0.4v裕度的噪声。在这种情况下噪声容限没有被测量作为绝对电压，没有比率。 CMOS芯片的噪声容限比TTL通常大，因为VOH是离电源电压较近，并且最小值是离零较近。

在通信系统工程学，噪声容限是信号超出极小的可接受的数额的比率。它在分贝耳通常被测量。

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