verilog语句parameter的用法是什么
发表时间：2024-07-27 23:40:33
来源：网友投稿
initall=0，rec_data=1，data_pro=2，cmd_pro=3，send_ep1=4；
分别代表状态，如：state == 0的话，case语句就会进入initall状态，state == 1的话， case语句进入rec_data；依次类推，1、2、3、4这些标号用parameter表示，是通常的写法，代表常数参数，这样也便于修改，状态也比较直观，可以随便修改的。
1、2、3这些定义都可以在parameter那里修改的，也可以不定义的，data_pro、cmd_pro等状态那么就全是1、2、3，又不直观，而且不好修改。使用如果parameter定义，代码很多的话，修改起来比较方便，这个文件只需要修改一次，所有状态都发生变化。
Verilog HDL是一种硬件描述语言(HDL:Hardware Description Language)，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司(该公司于1989年被Cadence公司收购)开发。两种HDL均为IEEE标准。
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