CMOS数字集成电路的标准门是指

现在主流的集成电路器件还是CMOS，所以理论的结构还是基于CMOS。CMOS有N和P两种MOS组合组合在一起。CMOS最简单的器件就是反相器。然后是标准的逻辑门（与门和或门），标准单元是采用w/L=2：

1、的PMOS和NMOS组成的与非门和或非门。然后就可以实现所有的数字逻辑。当然在实际的应用中，还有一些其他的重要结构，但是这三个单元是基本。

2、重要部分

逻辑门：

构建一个逻辑门，需要确定输入和输出，然后使用NMOS拓扑和PMOS拓扑构成逻辑门。这里由于NMOS和PMOS的连接关系一般采用对偶关系（串联对并联，并联对串联），所以只需要采用一个拓扑就可以得到逻辑门所实现的功能。以NMOS为例：串联为与，并联是或，最后的输出加非即可。其他的多输入模型也是基于这个来设计的。

传输特性：

前面提到串联为与，并联为或。这是基于开关器件来说的。在实际的MOS器件时，串联的结构是具有延时的。例如A和B两个输入，A在B上面，也就是A靠近输出。在A=0，B=0时，F输出高电压。在A高时，NMOS-A的作用为电阻，可以较快地下降；而当B高时，NMOS-B的作用相当于电阻，NMOS-A相当于加了一个下拉电阻，需要更长的时间导通。也就是A=1，B=0->1的延时要比B=1，A=0->1的延时要小。这里区分了与门的两扇入的区别。

这个延时最直接的结果就是限制了输入的数量。如果扇入过多，延时将增加到不可接受。而且可能出现最上面的MOS栅压大于电源电压而失效。一般输入数小于等于4最好。

对于输入更多的器件，可以采用单元电路组合的方法实现。这种实现方法的延时将转化为多路径，其中最慢的路径就是电路的速度。这里的分析就是要考虑逻辑努力。

逻辑努力：

计算逻辑努力有软件可以仿真，而对于估算来说使用反相器模型会比较好理解。

一般的设计MOS的W/L的值是确定的。所以对于一个反相器而言，延时也是一定的。理想的反相器的总延时Di=tp0（1+fi），而我们使用的一般是Di=tp0（p+gi hi）。

这里tp0的作用相当于一个单位延时，和长度的m是一个概念。P则是输入电容的延时，用于输入延时的描述，在空载时就是这个电路的延时。而g则是等效反相器个数，也就是逻辑努力。h则是Cout/Cin,也就是扇出。显然扇出越大，所能容纳的级数越大，延时越大。下面说一下这几个参数的计算：

g，将串联的宽长比除以串联个数，并联不变，相加除以2就是分母，分子就是总和除以2；简单理解就是串联延时增大，体现为分母减小修正。这里一般使用2：

1、的反相器为标准。